朋友准备开发一款基于DDS直接数字频率合成技术的时钟板！据说精度极高！

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Direct Digital Synthesis直接数字频率合成
转一些资料：

实现直接数字频率合成器的三种技术方案

   摘要：讨论了DDS的工作原理及性能性点，介绍了目前实现DDS常用的三种技术方案，并对各方案的特点作了简单的说明。

   关键词：直接数字频率合成器 相位累加器 信号源 现场可编程门限列

1971年，美国学者J.Tierney等人撰写的“A Digital Frequency Synthesizer”-文首次提出了以全数字技术，从相位概念出发直接合成所需波形的一种新给 成原理。限于当时的技术和器件产，它的性牟指标尚不能与已有的技术盯比，故未受到重视。近1年间，随着微电子技术的迅速发展，直接数字频率合成器（Direct Digital Frequency Synthesis简称DDS或DDFS）得到了飞速的发展，它以有别于其它频率合成方法的优越性能和特点成为现代频率合成技术中的姣姣者。具体体现在相对带宽宽、频率转换时间短、频率分辨率高、输出相位连续、可产生宽带正交信号及其他多种调制信号、可编程和全数字化、控制灵活方便等方面，并具有极高的性价比。

1 DDS基本原理及性能特点

DDS的基本大批量是利用采样定量，通过查表法产生波形。DDS的结构有很多种，其基本的电路原理可用图1来表示。

相位累加器由N位加法器与N位累加寄存器级联构成。每来一个时钟脉冲fs，加法器将控制字k与累加寄存器输出的累加相位数据相加，把相加后的结果送到累加寄存器的数据输入端，以使加法器在下一个时钟脉冲的作用下继续与频率控制字相加。这样，相位累加器在时钟作用下，不断对频率控制字进行线性相位加累加。由此可以看出，相位累加器在每一个中输入时，把频率控制字累加一次，相位累加器输出的数据就是合成信号的相位，相位累加器的出频率就是DDS输出的信号频率。

用相位累加器输出的数据作为波形存储器（ROM）的相位取样地址。这样就可把存储在波形存储器内的波形抽样值（二进制编码）经查找表查出，完成相位到幅值转换。波形存储器的输出送到D/A转换器，D/A转换器将数字量形式的波形幅值转换成所要求合成频率的模拟量形式信号。低通滤波器用于滤除不需要的取样分量，以便输出频谱纯净的正弦波信号。

DDS在相对带宽、频率转换时间、高分头放力、相位连续性、正交输出以及集成化等一系列性能指标方面远远超过了传统频率合成技术所能达到的水平，为系统提供了优于模拟信号源的性能。

（1）输出频率相对带宽较宽

输出频率带宽为50%fs（理论值）。但考虑到低通滤波器的特性和设计难度以及对输出信号杂散的抑制，实际的输出频率带宽仍能达到40%fs。

（2）频率转换时间短

DDS是一个开环系统，无任何反馈环节，这种结构使得DDS的频率转换时间极短。事实上，在DDS的频率控制字改变之后，需经过一个时钟周期之后按照新的相位增量累加，才能实现频率的转换。因此，频率时间等于频率控制字的传输，也就是一个时钟周期的时间。时钟频率越高，转换时间越短。DDS的频率转换时间可达纳秒数量级，比使用其它的频率合成方法都要短数个数量级。

（3）频率分辨率极高

若时钟fs的频率不变，DDS的频率分辨率就是则相位累加器的位数N决定。只要增加相位累加器的位数N即可获得任意小的频率分辨率。目前，大多数DDS的分辨率在1Hz数量级，许多小于1mHz甚至更小。

（4）相位变化连续

改变DDS输出频率，实际上改变的每一个时钟周期的相位增量，相位函数的曲线是连续的，只是在改变频率的瞬间其频率发生了突变，因而保持了信号相位的连续性。

（5）输出波形的灵活性

只要在DDS内部加上相应控制如调频控制FM、调相控制PM和调幅控制AM，即可以方便灵活地实现调频、调相和调幅功能，产生FSK、PSK、ASK和MSK等信号。另外，只要在DDS的波形存储器存放不同波形数据，就可以实现各种波形输出，如三角波、锯齿波和矩形波甚至是任意的波形。当DDS的波形存储器分别存放正弦和余弦函数表时，既可得到正交的两路输出。




（6）其他优点

由于DDS中几乎所有部件都属于数字电路，易于集成，功耗低、体积小、重量轻、可靠性高，且易于程控，使用相当灵活，因此性价比极高。

DDS也有局限性，主要表现在：

（1）输出频带范围有限

由于DDS内部DAC和波形存储器（ROM）的工作速度限制，使得DDS输出的最高频有限。目前市场上采用CMOS、TTL、ECL工艺制作的DDS工习片，工作频率一般在几十MHz至400MHz左右。采用GaAs工艺的DDS芯片工作频率可达2GHz左右。

（2）输出杂散大

由于DDS采用全数字结构，不可避免地引入了杂散。其来源主要有三个：相位累加器相位舍位误差造成的杂散；幅度量化误差（由存储器有限字长引起）造成的杂散和DAC非理想特性造成的杂散。

2 实现DDS的三种技术方案

2.1 采用高性能DDS单片电路的解决方案


2.2 采用低频正弦波DDS单片电路的解决方案


2.3 自行设计的基于FPGA芯片的解决方案



来源:电子技术应用
作者:姜田华






DDS技术

　　　　　　　　　　　　　　　　　　　　　　　武汉邮电科学研究院     刘爱珊  

　　在频率合成（FS, Frequency Synthesis）领域中，常用的频率合成技术有模拟锁相环、数字锁相环、小数分频锁相环（fractional-N PLL Synthesis）等，直接数字合成(Direct Digital Synthesis－DDS)是近年来新的FS技术。单片集成的DDS产品是一种可代替锁相环的快速频率合成器件。DDS是产生高精度、快速变换频率、输出波形失真小的优先选用技术。DDS以稳定度高的参考时钟为参考源，通过精密的相位累加器和数字信号处理，通过高速D/A变换器产生所需的数字波形（通常是正弦波形），这个数字波经过一个模拟滤波器后，得到最终的模拟信号波形。如图１所示，通过高速DAC产生数字正弦数字波形，通过带通滤波器后得到一个对应的模拟正弦波信号，最后该模拟正弦波与一门限（例如０）进行比较得到方波时钟信号。

　　DDS系统一个显著的特点就是在数字处理器的控制下能够精确而快速地处理频率和相位。除此之外，DDS的固有特性还包括：相当好的频率和相位分辨率（频率的可控范围达μHz级，相位控制小于0.09°）,能够进行快速的信号变换（输出DAC的转换速率300百万次/秒）。这些特性使DDS在军事雷达和通信系统中应用日益广泛。

　　其实，以前DDS价格昂贵、功耗大（以前的功耗达Watt级）、DAC器件转换速率不高，应用受到限制，因此只用于高端设备和军事上。随着数字技术和半导体工业的发展，DDS芯片能集成包括高速DAC器件在内的部件，其功耗降低到mW级，功能增加了，价格便宜。因此，DDS也获得广泛的应用：现代电子器件、通信技术、医学成像、无线、PCS/PCN系统、雷达、卫星通信。


  

工作原理

　　DDS系统的核心是相位累加器，每来一个时钟脉冲，它的内容就更新一次。在每次更新时，相位增量寄存器的相位增量M就加到相位累加器中的相位累加值上。假设相位增量寄存器的M为00...01，相位累加器的初值为00...00。这时在每个时钟周期，相位累加器都要加上00...01。如果累加器位宽n是32位，相位累加器就需要232个时钟周期才能恢复初值（见图２）。

　　相位累加器的输出作为正弦查找表的查找地址。查找表中的每个地址代表一个周期的正弦波的一个相位点，每个相位点对应一个量化振幅值。因此，这个查找表相当于一个相位／振幅变换器，它将相位累加器的相位信息映射成数字振幅信息，这个数字振幅值就作为D/A变换器的输入。

　　例如n=32,  M=1, 这个相应的输出正弦波频率等于时钟频率除以232。如果M=2，输出频率就增加１倍。对于一个n-bit的相位累加器来说，就有2n个可能的相位点，相位增量寄存器中控制字M就是在每个时钟周期被加到相位累加器上的值。假设时钟频率为fc，那么输出正弦波的频率就为：

　　　　　　f0 = M*fc / 2n

　　这就是DDS的“tuning  equation”。这个系统的分辨率达fc / 2n ，如果n = 32 ，分辨率比40亿分之一还要好，在一个实际应用的DDS系统里，相位累加器的所有输出位并没有全部送到查找表，一般只取高K位，于是既减少了查找表的规模，又不影响系统的频率分辨率。这个相位输出给最后的输出只带来小到可以接受的相位噪声。相位噪声基本上来源于参考时钟。

　　在DDS系统中，最重要的是对带宽和频率纯度之间的折中。如果时钟频率降低，则Nyquist频率下降，带宽减小，同时D/A变换器的分辨率提高，这样就可以得到更高的频率纯度。所以，对DDS输出频率分频就可以减小带宽并且提高频谱纯度。模拟信号频谱纯度主要取决于D/A变换器的性能。

　　上述基本DDS系统是相当灵活的。而且拥有高分辨率。它可以通过相位累加器来同时相位连续地改变频率。然而，实际DDS系统首先要在相位累加器之前加入一个内部缓冲寄存器（即图中的Data and control input register），通常这个缓存串行输入相位累积值，按顺序字节输入（Byte-load）相位控制字。由于相位增量寄存器和相位累加器是并行输入，加了缓存相当于串并转换，可以减少封装的管脚数。控制字载入缓存与相位增量寄存器以及相位累加器的并行输出是同步的，因此不影响DDS的速率。



DDS比模拟PLL优越的特点

　　输出分辨率小：只要相位累加器的位宽足够大，参考时钟频率足够小，则分辨率可以很小：分辨率0.000001Hz～0.03Hz；。相反，模拟锁相环的合成器的分辨率为1KHz，它缺乏数字信号处理的固有特性。

　　输出频率变换时间小：一个模拟锁相环的频率变换时间主要是它的反馈环处理时间和压控振荡器的响应时间，通常大于1ms。整片DDS合成器的频率变换时间主要是DDS的数字处理延迟，通常为几十个ns。

　　调频范围大：一个负反馈环的带宽输出参考频率决定了模拟锁相环的稳定的调频范围；整片的DDS合成器是不受稳定性的影响的，在整个Nyquist频率范围内是可调的。

　　相位噪声：DDS优于PLL的最大优势就是它的相位噪声。由于数字正弦信号的相位与时间成线形关系，整片的DDS输出的相位噪声比它的参考时钟源的相位噪声小。而模拟锁相环的相位噪声是它的参考时钟的相位噪声的加倍。

　　体积小、集成度高：整片的DDS封装成小面积芯片，因而比PLL的占板面积小得多。

　　但是DDS频率合成目前还存在工作频率高端受限，主要是受DAC器件速率限制，杂波电平高（较好的有-70dBc），作为时钟发生器时边缘抖动大等缺点。